日期 | 主题 | 视频 | 成员 |
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9.22 | 超标量处理器系列1 cache | https://www.bilibili.com/video/BV1z94y1p7kc | 段震伟 |
9.22 | tilelink入门 | https://www.bilibili.com/video/BV11N411J7Ty | 丁庆辰 |
9.22 | cva6乱序执行原理 | https://www.bilibili.com/video/BV1SK4y1F76t | 李子龙 |
10.8 | cva6架构剖析 | https://www.bilibili.com/video/BV1vG411m7Ft | 唐德宇 |
10.8 | asim cache解读 | https://www.bilibili.com/video/BV1xG411m75R | 朱子谦 |
10.8 | 简单流水线冒险的处理 | 王京 | |
10.8 | 香山南湖架构前端解读 | https://www.bilibili.com/video/BV1PN411b7od | 蒋晓天 |
10.20 | 微处理器性能分析与优化 上 | https://www.bilibili.com/video/BV1RN411x7MF | 段震伟 |
10.20 | RocketChip DCache分析 | https://www.bilibili.com/video/BV1HH4y197jt | 丁庆辰 |
1.29 | 乱序发射相关基础 | https://www.bilibili.com/video/BV1m2421w7tm | 刘汉章 |
WIP | 超标量处理器设计剩余内容 | 段震伟 |
新手水平为通过一生一芯B线
- 微架构 : RV64GC (IMACFA) + MSU + AXI4(burst) + TLB + Cache(un blocked) + BPU (Tournament)
- 性能 : Coremark 跑分优化 (hint: 硬件计数器)性能要求:coremark IPC 0.6+ , Freq 100M+
- 外设 : CLINT + PLIC + UART
- 对齐 : Function model + Perf model
- 软件测试 : riscv-tests + cpu-tests + coremark + dhrystone + microbench + RT-thread + nommu-Linux + Linux
- 测试流程 : verilator + vcs + dc + FPGA
注:可以调用rocket-chip api减少工作量,参考框架
软件基础强化
- quardStar tutorial [2 week]
- 运行xv6-riscv
- 移植和运行Linux
乱序入门参考架构 ridecore
参考资料详见超标量处理器设计目录下的乱序入门中文文档
根据架构文档来实现对应的RTL,并反思为什么会有这样的设计
参考如下架构文档
登山计划,实现昆明湖,昆明湖文档如下:
https://github.com/OpenXiangShan/XiangShan-doc/tree/kmh-doc
重点是乱序访存,V-extension
登山计划需要加群的,可以在评论区或者Github issue留言
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cpu设计实战 + openla500