| Номер | Название | Конфигурация | Назначение |
|---|---|---|---|
| 1 | CLC | Вход | Основная тактовая частота, 4МГц |
| 2 | nIAKIC | Вход | Вход цепочки подтверждения прерывания центрального процессора |
| 3 | nDINC | Вход/Вых ОК | Строб чтения данных центральной шины МПИ |
| 4 | nCLD | Выход | Чтение данных с центральной шины МПИ в режиме прямого доступа |
| 5 | nDINP | Вход | Строб чтения данных периферийной шины МПИ |
| 6 | nRQ | Вход | Запрос прерывания центрального процессора от моста |
| 7 | nIAKO | Выход | Выход цепочки подтверждения прерывания центрального процессора |
| 8 | nDLV | Выход | Выдача вектора прерывания на центральную МПИ |
| 9 | nVIRQC | Выход | Запрос прерывания центрального процессора |
| 10 | CON1 | Выход | Сигнал управления двунаправленными буферными усилителями типа 531АП2, принимает нулевое значение при выдаче данных от моста на линии nAD центральной магистрали |
| 11 | CON2 | Выход | Сигнал управления двунаправленными буферными усилителями типа 531АП2, инвертированное значение CON1 |
| 12 | nDMGIC | Вход | Вход цепочик разрешения доступа к центральной шине МПИ |
| 13 | nWD | Вход | Запрос от моста на прямой доступ к центральной шине МПИ |
| 14 | nSYNCC | Вход/Вых ОК | Строб адреса центральной шины МПИ |
| 15 | nRPLYC | Вход/Вых ОК | Строб подтверждения транзакции центральной шины МПИ |
| 16 | nSYNCP | Вход | Строб адреса периферийной шины МПИ |
| 17 | nDOUTP | Вход | Строб записи данных периферийной шины МПИ |
| 18 | nDMGO | Выход | Выход цепочик разрешения доступа к центральной шине МПИ |
| 19 | nSACK1 | Выход | Подтверждение получения прямого доступа к центральной шине МПИ |
| 20 | nSACK2 | Выход | Инверсия nSACK1 |
| 21 | GND | Питание | Нулевой потенциал (земля) |
| 22 | nDMR | Выход | Запрос на доступ к центральной шине МПИ |
| 23 | nRPLYP | Выход ОК | Строб подтверждения транзакции периферийной шины МПИ |
| 24 | nBSP | Вход | Признак обращения к периферийным устройствам на периферийной шине МПИ |
| 25 | nWTBTP | Вход | Признак транзакции записи, признак байтовой записи на периферийной шине МПИ |
| 26 | nBSC | Выход | Признак обращения к периферийным устройствам на центральной шине МПИ |
| 27 | nDLA | Выход | Выдача адреса на центральную шину МПИ в режиме прямого доступа |
| 28 | nWTBTC | Выход | Признак транзакции записи, признак байтовой записи на центральной шине МПИ |
| 29 | nDLD | Выход | Выдача данных на центральную шину МПИ в режиме прямого доступа |
| 30 | nCMPC1 | Вход | Вход дешифратора младшего байта адреса на центральной шине МПИ |
| 31 | nCMPC2 | Вход | Вход дешифратора старшего байта адреса на центральной шине МПИ |
| 32 | nCMPP1 | Вход | Вход дешифратора младшего байта адреса на периферийной шине МПИ |
| 33 | nCMPP2 | Вход | Вход дешифратора старшего байта адреса на периферийной шине МПИ |
| 34 | nDOUTC | Вход/Вых ОК | Строб записи данных центральной шины МПИ |
| 35 | nWWC | Выход | Запись данных с центральной шины МПИ во внутренние регистры |
| 36 | Нет | Не используется | |
| 37 | Нет | Не используется | |
| 38 | nRDC | Выход | Чтение данных на центральную шину МПИ из внутренних регистров |
| 39 | nRDP | Выход | Чтение данных на периферийную шину МПИ из внутренних регистров |
| 40 | nWWP | Выход | Запись данных с периферийной шины МПИ во внутренние регистры |
| 41 | nINIT | Вход | Аппаратный сброс со стороны периферийного процессора |
| 42 | VCC | Питание | Потенциал +5В (источник питания) |
Микросхема 1801ВП1-096 предназначена для выполнения функций управления межшинным мостом, реализованноым на двух микросхемах 1801ВП1-095 и группе двунаправленных усилителей типа 531АП2. Микросхема включает в себя следующие функциональные элементы:
- блок прерываний, выполняющией функции отработки стандартной процедуры прерывания на магистрали центрального процессора
- блок прямого доступа, выполняющий функции отработки стандартной процедуры захвата магистрали центрального процессора и обмена одним 16-разрядным словом или 8-разрядным байтом по захваченной магистрали с использованием 22-битного адреса
- блок пассивных обменов, предназначенный для формирования стробирующих сигналов записи-чтения информации со стороны магистралей центрального и периферийного процессоров
- делитель частоты на 2, предназначенный для получения из входного сигнала CLC частотой 4МГц фазовых сигналов с частотой 2МГц, служащих для синхронизации функцикональных блоков микросхемы
Микросхема выполнят функции управления следующими операциями контроллера:
- прерывания центрального процессора по запросу периферийного процессора
- прямого доступа периферийного процессора к памяти центрального процессора
- чтения/записи регистров состояния и данных со стороны центрального и периферийного процессоров